課程概述

數(shù)字芯片后端設(shè)計(jì)實(shí)戰(zhàn)培訓(xùn)課程

課程簡介：

本課程詳細(xì)講解數(shù)字集成電路后端實(shí)現(xiàn)的每個(gè)步驟:邏輯綜合、布局、時(shí)鐘樹、布線、優(yōu)化、ECO、GDSII,培養(yǎng)具備獨(dú)立工程能力的數(shù)字IC后端工程師。

適合人群：

本課程適合本科及以上學(xué)歷，理工科相關(guān)專業(yè)的人群學(xué)習(xí)（含材料、工藝、物理、自動(dòng)化等專業(yè))；

課程安排：

線上直播課+線下項(xiàng)目實(shí)訓(xùn)，上課時(shí)間為每周3次，每次2節(jié)課，24小時(shí)實(shí)時(shí)答疑；

項(xiàng)目實(shí)操：

項(xiàng)目名稱:SoC芯片后端實(shí)現(xiàn)(低功耗SoC芯片)

模塊級(jí)項(xiàng)目：MCU、AES（tsmc28）等；

項(xiàng)目特色：商業(yè)級(jí)真實(shí)項(xiàng)目

項(xiàng)目工藝：28nm；

就業(yè)薪資（參考）：

平均薪資37W/年

初級(jí)工程師(20W-50W)、中級(jí)工程師(45W-80W)、高級(jí)工程師(60w-100w)

課程大綱：

第一階段

計(jì)算機(jī)操作系統(tǒng)UNIX應(yīng)用基礎(chǔ)；
半導(dǎo)體器件原理及集成電路概論；
集成電路設(shè)計(jì)導(dǎo)論及流程；
版圖設(shè)計(jì)工具及使用方法；
項(xiàng)目設(shè)計(jì)實(shí)踐（C）。
CMOS集成電路設(shè)計(jì)原理；
ASIC設(shè)計(jì)導(dǎo)論；
IC布局布線設(shè)計(jì)；
可測(cè)性設(shè)計(jì)；
項(xiàng)目設(shè)計(jì)實(shí)踐。
Synopsys DC（Design Compiler） 綜合

1，綜合的概念　
2，綜合庫與工具介紹
3，工作環(huán)境的設(shè)立和關(guān)鍵命令
4，綜合前的準(zhǔn)備工作　
5，芯片邏輯代碼和流片廠庫的結(jié)合
6，綜合的過程　
7， 綜合后網(wǎng)表的導(dǎo)出
8，時(shí)序SDC的導(dǎo)出
9，Synopsys DC 為Cadence Encounter工具所做的準(zhǔn)備工作。
10，快速綜合TCL腳本使用技巧

Cadence Encounter 布局布線

1.網(wǎng)表和工程庫的結(jié)合
2，環(huán)境變量的設(shè)置和關(guān)鍵命令
3,布局布線前的準(zhǔn)備工作
4，Synopsys DC工具和Cadence Encounter工具的銜接和配合
2.Floor plan
3.電源規(guī)劃
4.布局、擺放
5.時(shí)鐘樹
6.布線

Cadence Virtuos 芯片焊盤和封裝

1，環(huán)境變量的設(shè)置和關(guān)鍵命令
2，庫的導(dǎo)入
3，快速建立工作環(huán)境的方法
4，焊盤庫和工藝庫的建立
5，Encounter def文件的導(dǎo)入
6，Encounter和Virtuoso的配合
7，芯片文件的導(dǎo)入
8，焊盤和封裝的仿真
9，焊盤、封裝與芯片的管腳規(guī)劃
10，連線技巧

Synopsys PT（PrimeTime） 驗(yàn)證仿真

1，環(huán)境變量的設(shè)置
2，關(guān)鍵命令
3，仿真驗(yàn)證過程
4，仿真驗(yàn)證報(bào)告的產(chǎn)生
5，快速驗(yàn)證技巧
6，TCL腳本的使用技巧

 

第二階段 DFT可測(cè)試設(shè)計(jì)技術(shù)
基于Synopsys DFT compiler的DFT技術(shù)，介紹可測(cè)性設(shè)計(jì)技術(shù)、組合電路和時(shí)序電路的測(cè)試方法、基于TCL的DFT設(shè)計(jì)實(shí)現(xiàn)的基本流程。

1. VLSI test
2. DFT要點(diǎn)

3. DFT設(shè)計(jì)流程

4. DFT設(shè)計(jì)技巧

5. Fault model

6. ATPG

7. ATPG技巧

8. Fault simulation

9. Fault 要點(diǎn)

10. Fault 技巧

11. Fault 流程

12. Scan

13. 掃描技巧

14. 掃描要點(diǎn)

15. 掃描流程

16. JTAG

17. Logic BIST
18. Test compression
19. Memory test

20. Memory 測(cè)試要點(diǎn)

21. Memory測(cè)試流程

22. Memory測(cè)試技巧

23. scan chain/ BSD/BIST　概念與設(shè)計(jì)方法
24.DFT 的測(cè)試原理/測(cè)試方法( D算法　向量產(chǎn)生與仿真)
25.BSD 基本單元和JTAG測(cè)試　

第三階段
1.Floor plan
2.電源規(guī)劃
3.布局、擺放
4.時(shí)鐘樹
5.布線
6.RC extraction
7.靜態(tài)時(shí)序分析（STA）
8.驗(yàn)證
1)DRC
2)lvs
3)erc
9.項(xiàng)目實(shí)戰(zhàn)
10.數(shù)字后端全流程設(shè)計(jì)工具
11.相關(guān)工藝庫文件

第四階段 芯片后端全工具鏈、全流程實(shí)戰(zhàn)演練
項(xiàng)目實(shí)戰(zhàn)：

ARM9芯片后端設(shè)計(jì)整個(gè)流程項(xiàng)目實(shí)戰(zhàn)演練，使用后端的Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過程。

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發(fā)展前景：

中國芯片業(yè)已經(jīng)覺醒，并且正在不斷進(jìn)步，從國際、國內(nèi)市場(chǎng)來看，我國集成電路產(chǎn)業(yè)市場(chǎng)前景廣闊。在IC設(shè)計(jì)中，數(shù)字后端所占的人數(shù)比重一直是最多的，而且隨著芯片規(guī)模不斷加大，后端工程師需要的人數(shù)將會(huì)越來越多。資深數(shù)字后端工程師的薪資在50K-80K,所以對(duì)于IC行業(yè)科班出身或者想要轉(zhuǎn)行的在職人來前景都是很明朗的。

職業(yè)簡介：

數(shù)字后端處于數(shù)字IC設(shè)計(jì)流程的后端，屬于數(shù)字IC設(shè)計(jì)類崗位的一種。數(shù)字后端按崗位類別可以分為：邏輯綜合，布局布線physical design，靜態(tài)時(shí)序分析（STA），功耗分析Power analysis，物理驗(yàn)證physical verification等崗位。

工作內(nèi)容：

1.主要負(fù)責(zé)將RTL code轉(zhuǎn)換為實(shí)際后端使用的netlist網(wǎng)表

2.布局布線（PD），負(fù)責(zé)netlist到GDSII的轉(zhuǎn)化過程

3.靜態(tài)時(shí)序分析（STA）

4.物理驗(yàn)證（PV）

5.功耗分析（PA）

6.熟練使用以下工具

8.布局布線：Innovus/Encounter, ICC2/ICC

9.綜合：DC， Genus

10.物理驗(yàn)證：Calibre

11.靜態(tài)時(shí)序分析： PrimeTime, Tempus

12.功耗分析： Redhawk, Voltus，PTPX

所需技能：

1.具有較好的綜合知識(shí)，英語聽說讀寫能力，團(tuán)隊(duì)合作，溝通能力，學(xué)習(xí)能力

2.有扎實(shí)的基礎(chǔ)知識(shí)，數(shù)字電路、半導(dǎo)體工藝基礎(chǔ)等

3.熟悉工具環(huán)境：LINUX，編輯器，EDA仿真工具

4.熟悉SoC從RTL到GDSII的完整設(shè)計(jì)流程

5.熟練綜合技能及相關(guān)EDA工具使用

6.熟練自動(dòng)布局布線技能及相關(guān)EDA工具使用

7.熟練時(shí)序分析 (STA)

8.熟練物理驗(yàn)證 (FV, PV, PA等）

適用人群：

有意應(yīng)聘后端工程師的在職人員（統(tǒng)招本科及以上學(xué)歷）

高等院校電子類在校研究生（含材料、工藝、物理、自動(dòng)化等專業(yè)）